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    • 专利摘要:

    公开号:WO1984004995A1
    申请号:PCT/JP1984/000291
    申请日:1984-06-06
    公开日:1984-12-20
    发明作者:Hisao Hayashi；Hisayoshi Yamoto
    申请人:Sony Corp；
    IPC主号:H01L21-00
    专利说明:
    [0001] 明 細 書
    [0002] 発明の名称 半導体装置の製法
    [0003] 技術分野
    [0004] 本発明は半導体装置の製法、 特に単結晶半導体基体上に選択的 に多結晶半導体層と単結晶半導体層とを同時に生成させるヱピタ キシャル工程を有する半導体装置の製法に係わる。 - 背景技術
    [0005] 各種半導体装置の製造作業において、 単結晶 S i半導体基体上に、 選択的に単結晶 S i半導体層と多結晶 S i半導体層とを同一工程で形 成することが屢々行われる。 このように同一工程で多結晶層と単 結晶層とを成县させるには、 通常第 1図に示すようにその単結晶 S i半導体基体 (1)表面の、 多結晶層を生成させよう とする部分に S i02層 (2)を形成し、 単結晶層を成县させよう とする部分では S i半 導体基体自体の単結晶表面を露出させ、 その後 S iのェ ビタキシャ ル成县処理を行って S i半導体層 (3)を形成する。 このようにすると、 第 2図に示すよう に、 S i半導体基体 (1)の単結晶表面に直接成县し た部分においては基体 (1)の単結晶の方位関係を受け継いた'単結晶 層 （3s) として成長し、 sio2層 (2)上においては、 基体 ωの結晶の 方位関係が受け継がれずに多結晶層 ( 3 ρ) として成長する。 この ようにして基体 (1)の表面に、 選択的に多結晶層生成のための S i02 層（2)を形成するこ とによって単結晶層のェピタキシャル成县時に 選択的に多結晶層の形成を行う ものである。 ところが、 実際上こ の方法による場合、 S i02層 (2)上の本来多結晶層 （3 p) を形成しよ う とする部分においても S i02層（2)の緣部、 云い換えれば基体 (1)自 体の表面露出部に隣接する近傍においては、 S i02餍（ 上にも拘わ らず、 単結晶層、 ないしは大きな単結晶粒が成县し、 単結晶層 ( 3s) と多結晶層 （3 p) との境界が鮮明とならず、 両層 （3s) 及 び （3P) の微細パター ンを形成することができない。
    [0006] O PI
    [0007] WIPO 本発明は、 上述した単結晶半導体層と多結晶半導体層の選択的 形成を鮮明に、 したがって微細バタ一ンをもつて形成することが できるようにした半導体装置の製法を提供するものである。
    [0008] 発明の開示
    [0009] 本発明においては、 半導体基体上に選択的に多結晶半導体層と 単結晶半導体層とを同時に形成するェピタキシャル工程を有する 半導体装置の製法において、 そのェビタキシャル工程に先立って 半導体基体の多結晶半導体層を形成する部分に、 ェビタキシャル 工程において半導体基体表面に供給されるガスと反応することの ない物質層を少く ともその表面層として有する多結晶生成のため の下地層を形成しおく。 そして、 この下地層を有する半導体基体 表面に上述した半導体層を生成するガスを供給して基体上に半導 体層を基体の単結晶表面が露出した部分上で単結晶半導体層が生 成される条件下のェピタキシャル成县処理を扦ぅ。
    [0010] 図面の簡単な説明
    [0011] 第 1図及び第 2図は従来の半導体装置の製法の工程図、 第 3図 及び第 4図は本発明製法の一例の工程図である。
    [0012] 発明を実施するための最良の形態
    [0013] 第 3図及び第 4図を参照して本発明の一例を説明する。
    [0014] 図中 .（11) は、 単結晶半導体基体例えば単結晶 S i半導体基体を 示し、 これの上に選択的に单結晶 S i半導体層と、 多結晶 S i半導体 層とを夫々同一のェビタキシャル工程で形成しよう とするもので ある。 本発明においては、 第 3図に示すように基体 （11) の表面 の多結晶層を生成ざせよう とする'部分に ίί択的に多結晶生成のた めの下地層 （ 12) を形成するものであるが、 この下地層 （12) と して洌えば基体 （11) の表面を熱酸化して形成した S i( による層 ( 12a ) を 5000人〜 20000 人の)！:さに形成し、 その表面層 （12b ) として特に基体 （11) に対する半導体層のェビタキシャル成县に
    [0015] OMPI 際して基体 （ 11) に送り込まれるガス、 例えば H 2 キャ リ アガス と反応原料ガスと しての SiH4に反応しない物質層を形成する。 こ の層 ( 12 b ) は、 例えば夫々低圧による化学的気相成县法、 すな わち LP-CVD法によって形成した多結晶 Si層、 或いは同様の LP-CVD 法による S 層を 500人〜 2000人、 例えば 1000人の厚さに被着 する。 尚、 これら各層 （12a ) 及び （ 12b ) の基体 （ 11) 上への 選択的形成は、 基体 （ 11) 上に夫々 これらを全面的に形成して後、 フォ ト リ ソグラフ ィ技術によってパターン化することによって形 成し得る。 次に、 この基体 （ 11) 上に下地層 （ 12) 上を含んで上 述したように原料ガスとして例えは SiH4を用い基体温度 1050でで ェピタキシャル成長処理を行って、 第 4図に示すように例えば厚 さ 1. ( mの半導体層 （ 13) を成县形成する。 このようにすると、 多結晶成县のための下地層 （ 12) が存在する部分上に被着された 半導体層部分においては、 Si多結晶層 ( 13P ) が形成され、 下地 層 （12) が存在せず基体 （ 11) の単結晶表面が露出してこれの上 に成長した半導体部分においては Siの単結晶層 （ 13s ) が形成さ れる。 そして、 この場合、 多結晶層 ( 13p ) と単結晶層 （ 13s ) との境界線は、 下地層 （12) のパターンの縁部に沿った鮮明なバ ターンとなる。
    [0016] 上述したように本発明によれば、 半導体層 （ 13) の多結晶層
    [0017] (13p ) と単結晶層 （ 13s ) とを同一工程で同時に形成するにも 拘わらず、 両者のパターンを尖銳度にすぐれた鮮明なパターンと して形成し得るので、 多結晶層 ( 13P ) と单結晶層 （ 13s ) との 選択的形成を微細パターンをもって高精度に形成できるので、 高 密度集積回路に適用してその利益は大である。
    [0018] 尚、 上述した本発明製法によるとき、 単結晶眉と多結晶層との 選択的形成を髙精度に鮮明バターンとして形成できるのは次のよ うな理由によるものと思われる。 すなわち、 第 1 図及び第 2図で
    [0019] O FI 説明した従来方法のように Si02層 (2)のみを多結晶半導体を生成す るための下地層として用いる場合、 これの上に Sillを成县させる ガス、 すなわち H 2 キャ リアガスと共に Sil を供狯すると、 H 2 キヤリ ァガスによつて Si02下地層 (2)がー部還元ェッチングされ、 これによつて Si(h層（2)に多結晶成長の核としての ¾能が不充分と なり、 特に Si02層 (2)の被着がされず Si表面が露出する部分に隣接 する部分にあつてば、 すなわち Si02下地層 (2)の緣部においてば単 結晶 Si表面からの単結晶の成長の影響を受けて Si02層 )上におい ても単結晶層ないしは大きな单結晶粒の成長を招来するが、 本発 明によるときはその多結晶形成のための下地層 （12) の少く とも 表面には、 ェピタキシャルに際して基体に送り込まれるガスに対 して反応しない表面層 （12b ) を形成したことによって上述した 従来におけるような不都合な現象を回避できたものと思われる。
    权利要求:
    Claims

    請求の範囲
    半導体基体上に選択的に多結晶半導体層と単結晶半導体層とを 同時に形成するェ ピタキシャル工程を有する半導体装置の製法に おいて、 上記ェ ビタキシャル工程に先立って上記半導体基体の上 記多結晶半導体層を形成する部分に、 上記ェピタキシ ャル工程に おいて上記半導体基体表面に供袷されるガスと反応するこ とのな い物質層を少く とも表面層して有する多結晶生成のための下地層 の形成工程を有する半導体層の製法。
    OMPI
    、/小 — WIPO J
    类似技术:
    公开号 | 公开日 | 专利标题
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    Jastrzebski et al.1983|Growth process of silicon over SiO2 by CVD: epitaxial lateral overgrowth technique
    Jastrzebski1983|SOI by CVD: Epitaxial lateral overgrowth | process
    同族专利:
    公开号 | 公开日
    EP0147471A1|1985-07-10|
    EP0147471A4|1986-08-21|
    JPS59225516A|1984-12-18|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    JPS4826180B1|1968-10-30|1973-08-07|||
    JPS505030B1|1969-01-25|1975-02-27|||US4882294A|1988-08-17|1989-11-21|Delco Electronics Corporation|Process for forming an epitaxial layer having portions of different thicknesses|
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    DE2026678A1|1970-06-01|1971-12-09|Licentia Gmbh||
    US4462847A|1982-06-21|1984-07-31|Texas Instruments Incorporated|Fabrication of dielectrically isolated microelectronic semiconductor circuits utilizing selective growth by low pressure vapor deposition|
    JPS59108365A|1982-12-14|1984-06-22|Junichi Nishizawa|Semiconductor and manufacture thereof|US5202284A|1989-12-01|1993-04-13|Hewlett-Packard Company|Selective and non-selective deposition of Si1-x Gex on a Si subsrate that is partially masked with SiO2|
    JPH04162431A|1990-10-24|1992-06-05|Fujitsu Ltd|Manufacture of semiconductor device|
    法律状态:
    1984-12-20| AK| Designated states|Designated state(s): US |
    1984-12-20| AL| Designated countries for regional patents|Designated state(s): DE FR GB NL |
    1985-02-05| WWE| Wipo information: entry into national phase|Ref document number: 1984902212 Country of ref document: EP |
    1985-07-10| WWP| Wipo information: published in national office|Ref document number: 1984902212 Country of ref document: EP |
    1989-05-03| WWW| Wipo information: withdrawn in national office|Ref document number: 1984902212 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
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